​6ES7392-1AJ00-0AA0再同步

读周期中，从​6ES7392-1AJ00-0AA0来的数据信号首先通过延迟后的DQS锁存到DDR触发器中。为了在FPGA内部能够使用该数据，还要将其同步到FPGA内部的时钟域上，这个过程称为再同步（resynchronization）。如图4所示，对于前一级DQS延迟后的信号锁存的数据再通过clk-90同步之后才送到内部数据总线上。 在写周期中，DQS与DQ必须是中心对齐的（centerahgn）。我们用clk_90时钟触发的DDR触发器产生DQS信号，因此，为了满足时序要求，从内部来的数据通过clk_90时钟锁存后再由clk触发的DDR触发器将其输出，从而保证DQs与DQ是中心对齐的。

 4 ​6ES7392-1AJ00-0AA0控制器的实现 该控制器针对16位宽512 Mb的DDR SDRAM设计，在Altera公司的Quartus II4．2环境中采用Cyclone系列的EPlC6Q2410C6来实现，总共使用了729个逻辑单元，占FPGA可编程逻辑资源的12％，此外还使用了1个锁相环（PLL）。zui后，在Modelsim5．8中对整个工程进行布局一布线后仿真（Post-P1ace&RouteSimulation），采用的模型为Micron公司的512 Mb的DDR SDRAMMT46V32M16的仿真模型，时钟为133 MHz，图2是控制器读取DDR SDRAM的时序仿真波形。　

 5 结 论 本文给出了一种通过​6ES7392-1AJ00-0AA0控制将DDR SDRAM应用在嵌入式系统中的方法。设计中采用Altera公司性价比较高的Cyclone系列FPGA，并充分利用片内提供的锁相环、DDR触发器以及DQS延迟链等硬件资源，占用的逻辑资源少。该设计可以很容易地移植到Altera公司其他系列的FPGA上，经过适当的修改还可以用来控制64位宽的DIMM型的DDR SDRAM，因此可以很好地应用在需求高速度、大容量存储器的场合中。

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