摩尔定律变慢时芯片的改进

随着摩尔定律(Moore’s Law)的放缓，芯片在两方面继续改进:一是更小晶体管的效率和速度的提高，二是利用更小晶体管尺寸所支持的更大数量晶体管的*芯片设计的效率和速度的提高。这些*的设计包括在一个芯片上封装更专业的核心的能力。
幸运的是，一些速度和效率的改进仍然是可用的，但是有相当大的技术挑战。大约在2004年，当达到65nm节点时，晶体管密度的改善在降低晶体管功耗和提高晶体管开关速度(频率缩放)方面变慢。尽管如此，晶圆厂报告称，晶体管级别的创新，而非设计级别的创新，将继续提供节点与节点之间一致(尽管速度较慢)的改进。
台积电和三星声称，他们的5nm节点芯片在功率保持不变的情况下，其7nm节点芯片的晶体管速度分别提高了15%和10%，而在晶体管速度保持不变的情况下，其功耗降低了30%和20%。图5和图6显示了台积电所声称的在90nm和5nm之间的恒定效率下的节点到节点晶体管速度改善的下降趋势，但是在台积电所声称的晶体管功率降低改善的下降趋势是平缓的。

三星在两项指标上的数据都在14nm到5nm之间呈下降趋势，但是我们缺少大于14nm的节点的数据。英特尔发现晶体管的速度略有下降，但从65nm到10nm，节点到节点的晶体管功率降低的改进仍在继续。英特尔还没有推出其7nm节点。这些速度和效率的提高既有利于像CPU这样的通用芯片，也有利于像AI芯片这样的芯片。

芯片设计的改进现在提供了降低CPU效率和速度的改进。图7按节点合并了CPU和晶体管的速度和效率测量。对于CPU，我们使用图1中的数据。对于晶体管，我们使用来自图5和图6的台积电和英特尔节点的数据。这些消息来源在速度和效率改进方面大致一致。台积电和英特尔报告的来自晶体管级创新的改进，通常与来自晶体管级和设计级创新的CPU改进相匹配。粗略的匹配表明，晶体管级的创新在过去15年里一直在CPU效率和速度改进方面发挥着重要作用，至少在经过测量的CPU基准测试中是这样。然而，高效的设计仍然发挥着作用。