2.2Honeywell D4314502总线的写操作时序

Honeywell D4314502 对FSL总线的写操作是由FSL_M_Write信号控制的。

图3是FSL总线的写操作时序。FSL主设备在*个时钟上升沿检查到FSL_M_Full 信号未置高，就允许主设备将FSL_M_Write置高，并将FSL_M_Data和FSL_M_Control推上总线，在下一个时钟周期这些数据就被总线读取并送入FIFO了。图中的Write2和Write3是一组“背靠背”的连续写操作。在Honeywell D4314502时，FIFO满使得FSL_M_Full信号被置高，迫使主设备取消自己的FSL_M_Write信号，直到一次读操作将FSL_M_Full置低后，才可以发起另一次写操作。因此，图中暗示着在 Write4处也发生了一次从设备的读操作，否则FSL_M_Full将再次置高。

2.3 Honeywell D4314502总线读操作时序 

对FSL总线的读操作是由FSL_S_Read信号控制的，图4是FSL从设备的3次读操作时序。当FSL总线上存在有效数据（FSL_S_Exists =‘1’），FSL_M_Data上的数据和FSL_M_Control上的控制位就立即可以被FSL从设备读取。一旦从设备完成读操作， FSL_S_Read信号必须置高一个时钟周期，以确认从设备成功完成了一次读操作。在读操作发生后的时钟上升沿（图中Read2处）， FSL_M_Data和FSL_M_Control会被更新为新数据，同时FSL_S_Exists和FSL_M_Full信号也会被更新。同样，这里暗示着在Readl和Read2之间发生了两次主设备的写操作。

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