据消息，我国S先搭建了国际S个通信与智能融合的6G外场试验网，实现了6G主要场景下通信性能的全面提升。基于6G场景对时钟信号的高要求，赛思设计了一种开环结构的小数分频锁相环量化噪声校准技术，并自研了高性能SOC时钟芯片产品。

6G照进现实，对时钟信号有更高要求

相较于5G，6G不仅能够达到更高速率、更低时延、更广的连接密度，还能实现通信与人工智能、智能感知的深度融合。这也意味着“快"只是6G通信技术中的一个基础体现，协同感知的智能管理才是其创新点。

从5G到6G，通信基站从仅支持通信信号的发送和接受升级至同时支持通信和感知，这便要求应用于通信系统的片上系统SOC拥有多种不同频率、不同性能的时钟信号，以支持复杂的信号处理、高速数据处理、高质量通信和智能感知管理需求。同时，还需Z大限度地降低时钟抖动可能对误码率、通信链路的稳定可靠性等产生的影响。

传统的SOC模拟锁相环面积大且仅有一路输出信号，尽管数字型小数锁相环可以克服面积、功耗等问题，但是时间数字转换器Time-to-Digital Converter（TDC）、分数分频器量化噪声、数字控制振荡器Digital Controlled Oscillator（DCO）的相位噪声之间的折中无法避免，且极大地影响着输出的时钟抖动。

因此如何在SOC上提供多个锁相环时钟信号，同时降低面积、功耗和时钟抖动成业界关切的重点。基于此，赛思设计了一种开环结构的小数分频锁相环量化噪声校准技术，并研制了可应用于6G通信技术的高性能SOC时钟芯片。

一种开环结构的小数分频锁相环量化噪声校准技术

一种开环结构的小数分频锁相环量化噪声校准技术是为了满足5G/6G高速数据通信系统中，片上系统SOC对时钟信号的高要求而设计的。

该设计的的四大亮点：

1、消除量化噪声，降低时钟抖动。在互补DTC校准技术的基础上，提出了量化噪声校准技术，消除量化噪声，同时可以进一步提高FOD时钟输出的整体噪声性能；

2、降低面积、功耗。本技术减少了DTC在数字控制字为0时候的补偿电路，减少了DTC数量，进而降低功耗和面积；

3、避免了频率杂散抽取、锁相环滤波等校准技术带来的电路复杂度；

4、全后台校准，相对原来的前台校准+后台校准，提出的全后台校准技术对工艺电压温度Process Voltage Temperature（PVT）变化不敏感。

技术详解：

为了提升系统相位噪声性能，在压低带外噪声的情况下，本技术提出采用小带宽的设计，压缩带内噪声对系统的贡献，例如图1中带宽从w3-->w1。在振荡器为主的带外噪声一定且比较高的情况下，为了提升相位噪声性能，应该在压低带内噪声的情况下，采用宽带宽的设计，降低带外噪声对系统相位噪声的贡献，例如图1中带宽从w2-->w4。

在闭环量化噪声抵消的分数型数字锁相环中，通过将TDC的输出e[k]与DSM的输出u[k]进行相关处理产生比例因子，然后u[k]与比例因子相乘后的结果反馈并且与TDC输出做差产生新的e[k]，这样消除量化噪声，从而可以提高带内噪声性能，进而采用大带宽设计，得到优异的系统噪声性能。

本技术通过将Bang-Bang Phase Detector（BBPD）的输出e[k]与DSM的输出eq[k]进行相关处理产生比例因子，然后eq[k]与比例因子相乘后的结果反馈并且与BBPD输出做差产生新的e[k]。

赛思作为为5G通信提供时频同步解决方案的国家专精特新“小巨人"企业，也是国内三大移动通信运营商中国移动、中国电信、中国联通5G同步网设备的核心供应商，基于5G规模商业化及6G预研实践需要，研制了高性能SOC时钟芯片。

赛思高性能SOC时钟芯片是基于自研的全数字锁相环 ADPLL 技术，攻克了时间频率处理功能微型化、时钟抖动抑制、高精度时间误差检测等重难点问题，突破了全数字锁相环、时间误差检测、时钟同步算法、高频时钟分频和驱动等关键技术瓶颈，将整个时钟同步板卡的性能集成于一身，最终以SOC芯片的形态运用于时钟授时、时频传输链路和用时设备中，芯片体积较传统时钟时间同步处理模块减小90%。

同时产品具备时钟输出抖动优于200飞秒的输出特性（国际竞品250飞秒），并于2023年当选央视专精特新·制造强国「年度绝活」案例，目前已在5G/6G移动通信、轨道交通、金融证券等有高精度时频同步需求的场景得到广泛应用。

步履不停，进步不止。作为时频领域的B杆，未来，赛思将继续在时频细分领域攻坚克难，用技术创新升级让时频技术始终走在前沿，不断夯实自身科技硬实力，助力我国6G愿景实现。